超薄整合封装：时创意为穿戴设备省出主板空间

2026-10-19 来源：

穿戴设备越做越薄，主板空间却越来越紧张。智能手表、AI眼镜等设备中，电池、传感器、天线等组件已占用大部分面积，留给存储与内存的布板空间本就有限。传统方案中，存储芯片与内存芯片各自独立封装，分别占用独立的封装面积和走线空间。

时创意在整合封装方向上的能力集中在薄型堆叠工艺，封装厚度可薄至0.6mm，为穿戴设备在有限空间内平衡轻薄、续航与性能提供了一条可行路径。

把存储与内存封进同一颗封装，核心在于垂直堆叠。以NAND存储芯片作为基座，DRAM裸片经顶部引线键合叠装于其上，整个叠层最终与SoC进行封装级堆叠（即直接贴装在主板上的SoC上方），而非独立贴装在主板的其他区域。这种结构可缩短互连距离，改善信号完整性，同时简化系统布线。对外呈现为单一封装，内部各芯片独立运行。

以时创意ePOP为例，该产品封装尺寸为8.0×9.5×0.6mm。eMMC 5.1顺序读取130MB/s、写入100MB/s，支持HS400与LDPC ECC纠错引擎；LPDDR4X支持4266Mbps数据传输速率，I/O电压（VDDQ）典型值为0.6V，在提供高速数据传输能力的同时，有助于降低内存I/O功耗，满足穿戴设备对性能与能效的双重需求。

薄型堆叠的难点在于：裸片减薄到25μm后极易碎裂，多层堆叠会放大翘曲和应力，塑封过程中还容易出现冲线。

时创意通过SDBG隐形切割工艺实现25μm超薄Die减薄，采用C-Molding塑封工艺解决冲线问题，叠Die能力达到16层，为高密度堆叠提供工艺基础。这些工艺已在芯片封装车间实现稳定量产，车间为动态千级、静态百级无尘洁净室，从减薄到塑封各环节协同保障良率。

固件与封装的协同是时创意的差异化所在。时创意具备软固件研发与封装测试一体化能力，固件团队可在产品定义阶段同步介入，在低功耗管理、数据可靠性等方面进行针对性调校，使产品在轻薄尺寸下仍保持稳定的读写性能，而非在封装完成后被动适配。

整合封装对工艺控制和测试能力提出了更高要求。由于封装完成后无法返修，堆叠前需要进行已知良品裸片（KGD）筛选，确保整包良率。时创意在封测体系内逐道工序复检，从源头控制良率。

支撑这些环节的是时创意的测试与设计能力。芯片测试车间具备高低温测试、自动化FT/SLT测试能力，配合自研测试算法完成验证；TERADYNE测试设备覆盖DDR5、LPDDR5X等内存产品测试，最高测试速率可达11000Mbps。设计端，时创意具备从基板到高阶多层硬板的高速硬件设计和建模仿真能力，通过建模仿真提前优化基板布线，在基板层叠与布线阶段就将信号完整性问题纳入考量，大幅缩减设计迭代周期。

时创意ePOP已在AI眼镜、智能手表等穿戴设备中实现量产，并进入主流一线品牌供应体系。ePOP产品可适配主流可穿戴SoC平台，与多家主流平台方案完成兼容性对接。量产背后是自有封测体系的支撑：累计出货10亿颗级，综合良率99.9%，并通过ISO9001、ANSI/ESD S20.20等体系认证。产品覆盖主流穿戴与轻量AI终端。

在现有产品基础上，时创意ePOP新规格64GB eMMC + 32Gb（4GB）LPDDR4X已上线，进一步覆盖主流穿戴与轻量AI终端。面向下一代更薄、更高带宽、更低功耗的需求，ePOP5X也已在规划中。